DDR的發(fā)展沿著更高數(shù)據(jù)傳輸頻率，更大內(nèi)存容量的方向發(fā)展，DDR2中做到更高數(shù)據(jù)傳輸頻率，由DDR的2-bit pretetch向4-bit pretetch發(fā)展，而擴展容量，除了增加每個L-Bank的容量以外，另外就是增加L-Bank數(shù)，也就是說在內(nèi)存中，原來DDR中Bank線只有2根，一塊內(nèi)存芯片最多2^2=4片L-Bank，而在DDR2中變成了2^3=8片L-Bank。（下面的一些圖和文檔出自于芯片手冊）
一、4-bit Prefetch
直接上一個表10-1，看看DDR2的三個頻率的關(guān)系，下圖是內(nèi)部時鐘均為133MHz的DDR2/DDR/SDRAM的比較，由表10-1可以看到，相比于DDR，DDR2由于是4-bit Prefetch，外部時鐘是內(nèi)部總線時鐘的2倍，而DDR和SDRAM中，這兩個時鐘頻率相等。
表10-1、DDR、DDR2、SDRAM比較表
上一個對比圖10-1，看的會更清楚一點兒：。在 SDRAM 與 DDR 時代，這兩個時鐘頻率是相同的，但在 DDR-II內(nèi)存中，內(nèi)部時鐘變成了外部時鐘的一半。以 DDR-II533 為例，數(shù)據(jù)傳輸頻率為 533MHz（對于每個數(shù)據(jù)引腳，則是 533Mbps/pin），外部時鐘頻率為 266MHz，內(nèi)部時鐘頻率為 133MHz。因為內(nèi)部一次傳輸?shù)臄?shù)據(jù)就可供外部接口傳輸 4 次，雖然以 DDR 方式傳輸，但數(shù)據(jù)傳輸頻率的基準— — 外部時鐘頻率仍要是內(nèi)部時鐘的兩倍才行。
圖10-1、DDR、DDR2、SDRAM比較圖
二、 DDR-II的新操作與新時序設(shè)計
1、片外驅(qū)動調(diào)校（OCD，Off-Chip Driver）
DDR-II內(nèi)存在開機時也會有初始化過程，同時在 EMRS 中加入了新設(shè)置選項，由于大同小異，在此就不多說了。在EMRS階段，DDR-II加入了可選的OCD功能。
OCD的主要用意在于調(diào)整 I/O 接口端的電壓，來補償上拉與下拉電阻值。目的是讓 DQS 與 DQ 數(shù)據(jù)信號之間的偏差降低到最小。調(diào)校期間，分別測試 DQS 高電平/DQ 高電平，與 DQS 低電平/DQ 高電平時的同步情況，如果不滿足要求，則通過設(shè)定突發(fā)長度的地址線來傳送上拉/下拉電阻等級（加一檔或減一檔），直到測試合格才退出 OCD 操作。
圖10-2、DOS 同步時序說明圖
2、片內(nèi)終結(jié)（ODT，On-Die Termination）
所謂的終結(jié)，就是讓信號被電路的終端吸收掉，而不會在電路上形成反射，造成對后面信號的影響。
在 DDR 時代，控制與數(shù)據(jù)信號的終結(jié)在主板上完成，每塊 DDR 主板在 DIMM 槽的旁邊都會有一個終結(jié)電壓島的設(shè)計，它主要由一排終結(jié)電阻構(gòu)成。長期以來，這個電壓島一直是 DDR 主板設(shè)計上的一個難點。而 ODT 的出現(xiàn)，則將這個難點消滅了。ODT 將終結(jié)電阻從主板上移植到了內(nèi)存芯片內(nèi)部，主板上不在有終結(jié)電路。ODT 的功能與禁止由內(nèi)存控制器控制，ODT 所終結(jié)的信號包括 DQS、RDQS（為 8bit 位寬芯片增設(shè)的專用 DQS 讀取信號，主要用來簡化一個模組中同時使用4與 8bit 位寬芯片時的控制設(shè)計）、DQ、DM 等。
圖10-3、ODT說明圖
上圖10-3中，左邊就是DDR時代，在主板上完成信號終結(jié)，右邊就是從DDR2開始，在內(nèi)存芯片內(nèi)部終結(jié)信號。在內(nèi)存芯片工作時系統(tǒng)會把終結(jié)電阻器屏蔽，而對于暫時不工作的內(nèi)存芯片則打開終結(jié)電阻器以減少信號的反射。由此DDR2內(nèi)存控制器可以通過ODT同時管理所有內(nèi)存引腳的信號終結(jié)。并且阻抗值也可以有多種選擇。如0Ω、50Ω、75Ω、150Ω等等。并且內(nèi)存控制器可以根據(jù)系統(tǒng)內(nèi)干擾信號的強度自動調(diào)整阻值的大小。
3、前置 CAS、附加潛伏期與寫入潛伏期
前置 CAS（Posted CAS）是為了解決 DDR 內(nèi)存中指令沖突而設(shè)計的功能。它允許 CAS 信號緊隨 RAS 發(fā)送，相對于以往的 DDR 等于將 CAS 前置了。這樣，地址線可以立刻空出來，便于后面的行有效命令發(fā)出，避免造成命令沖突而被迫延后的情況發(fā)生，但讀/寫操作并沒有因此而提前，仍有要保證有足夠的延遲/潛伏期，為此，DDR-II引入了附加潛伏期的概念（AL，Additive Latency），與 CL 一樣，單位為時鐘周期數(shù)。AL+CL 被定義為讀取潛伏期（RL，Read Latency），相應(yīng)的，DDR-II還對寫入潛伏期（WL，Write Latency）制定了標準，WL是指從寫入命令發(fā)出到第一筆數(shù)據(jù)輸入的潛伏期，不要將它和 tDQSS 弄混了，后者是指 DQS 而不是數(shù)據(jù)。按規(guī)定，WL=RL-1，即 AL+CL-1。
圖10-4、前置 CAS說明圖
上圖10-4中，ACT表示的是激活信號，在沒有前置CAS功能時，對其他L-Bank的尋址操作可能會因當前行的 CAS 命令占用地址線而延后，并使數(shù)據(jù)I/O總線出現(xiàn)空閑（上圖中的BUBBLE處），當使用前置CAS后，消除了命令沖突并使數(shù)據(jù)I/O總線的利率提高。
圖10-5、前置 CAS說明圖
設(shè)置 Posted-CAS 后，必須附加潛伏期以保證應(yīng)有延遲，此時讀取潛伏期（RL）就等于 AL+CL，從中可以看出 AL 的值為 CL+tRCD-1。
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